標題: ISSCC：台積電發佈擁有全球最小單元面積的20nm級112Mbit SRAM [打印本頁]

---

【日經BP社報導】台積電（TSMC）在「ISSCC 2013」上發表演講，介紹了採用20nm級平面型high-k/金屬柵極技術製造的112Mbit SRAM。單元面積達到0.081μm2，是截至目前的全球最小值。
            

採用20nm級平面型high-k/金屬柵極技術製造的112Mbit SRAM（點擊放大）

在上一屆的「ISSCC 2012」上，英特爾發佈了採用22nm級FinFET（三柵極）技術、單元面積為0.092μm2的SRAM。

SRAM是邏輯LSI中最難縮放（Scaling）的部分，但此次台積電強調，SRAM的所有位都可以充分工作，20nm級邏輯LSI工藝「20SOC」正在順利構建。另外，台積電還計劃從2013年1～3月開始採用20nm級邏輯LSI工藝進行風險量產。

據介紹，從28nm製程微細化至20nm製程後，可將SRAM單元面積縮小至約60％。另外，通過可輔助讀取和寫入的電路技術（Read-Write-Assist：RWA），使電源電壓從28nm製程的1V降至20nm製程的0.95V。這是通過可輔助讀取的「Partial Suppressed Word-Line（PSWL）」以及可輔助寫入的「Bit-Line Length Tracked Negative Bit-Line（BTNBL）」兩種電路技術實現的。SRAM晶片面積因這些技術而增加的比例方面，PSWL為1.2％、BTNBL為3.7％。（記者：木村 雅秀，《日經電子》）

展示Shmoo Plot圖，表明SRAM可以工作（點擊放大）		從28nm製程微細化至20nm製程後，可將SRAM單元面積縮小至約60％（點擊放大）
配備可輔助讀取的「Partial Suppressed Word-Line（PSWL）」，以及可輔助寫入的「Bit-Line Length Tracked Negative Bit-Line（BTNBL）」這兩種電路技術（點擊放大）		SRAM晶片面積因輔助電路技術而增加的比例方面，PSWL為1.2％、BTNBL為3.7％（點擊放大）

http://big5.nikkeibp.com.cn/news/semi/64871-20130225.html?ref=ML

依家做到20nm{:shock:}.